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Verilog HDL
2012.04.22 11:10

BCD Counter

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//BCD counter
module bcd_counter (count, clk, rst);
  input clk, rst;
  output [3:0]count;
  reg [3:0]count;
  
  always @ (posedge clk or negedge rst)
  if(!rst || count == 9) count = 0;
  else count = count + 1;
  endmodule




//test BCD counter
module bcd_counter_test;
  reg clk, rst;
  wire [3:0]count;
  
  bcd_counter bcd_cnt(count, clk, rst);
  
  initial
  begin
    rst = 0;
    #10 rst = 1;
  end
  
  initial
  begin
    clk = 0;
    forever #25 clk = !clk;
  end
endmodule


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