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Verilog HDL
2012.04.22 11:18

신호 만들기

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//H = 35ns, L = 65ns signal
`timescale 1ps/1ps
module signal (count, rst, clk, Q);
  input rst, clk;
  output [7:0]count;
  output Q;
  reg [7:0]count;
  reg Q;
  
  always @ (posedge clk or negedge rst)
  if(!rst || count == 99) count = 0;
  else if(count < 35)
  begin
  Q = 1;
  count = count + 1;
end
  else if(count >= 35 && count < 99)
    begin
  Q = 0;
  count = count + 1;
  end
endmodule



//H = 35ns, L = 65ns, T=100ns, CLK=1Ghz Signal TEST
module signal_test;
  reg clk, rst;
  wire [7:0]count;
  wire Q;
  
  signal sig (count, rst, clk, Q);
  
  initial
  begin
    rst = 0;
    #800 rst = 1;
  end
  initial
  begin
    clk = 0;
    forever #500 clk = !clk;
  end
endmodule


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