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Verilog HDL
2012.04.22 11:21

2CH MUX

조회 수 4580 추천 수 0 댓글 0
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//2ch mux
module d_ch_mux(i0,i1,s,Y);
  input i0, i1, s;
  output Y;
  reg Y;
  
  always @ (i0 or i1 or s)
  case(s)
    0:Y=i0;
    1:Y=i1;
  endcase
endmodule





//2ch mux test
module d_ch_mux_test;
  reg i0, i1, s;
  wire Y;
  
  d_ch_mux d_ch (i0, i1, s, Y);
  
  initial
  begin
  i0 = 1;
  i1 = 0;
  s = 0;
  #5 s = 1;
end
endmodule


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